1、開發和維護SoC/IP級驗證環境;
2、制定驗證計劃，設計開發驗證平臺，開發測試相關pattern(SV, C, Assembly etc);
3、精通SystemVerilog和Verilog HDL；
4、熟練掌握各類驗證方法(CRV, direct pattern, CDC, Lint, etc);
5、熟練掌握腳本語言，比如Python、Perl或者Tcl等;
6、熟悉ASIC前端設計的流程，具有RTL開發相關經驗;
7、有Design Verification相關經驗，熟悉UVM，有3年以上近期開發經驗;
8、有C/C++相關經驗者優先;
9、具有良好的團隊合作意識;
10、能抗壓力。
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